-SiP Global Summit 2018系統級封測國際高峰論壇會後花絮
行動、高效能運算(HPC)、汽車和物聯網(IoT)為未來半導體產業四大成長引擎，而人工智慧(AI)和5G技術是推動上述應用成長的關鍵因素。效能、耗能、尺寸及成本已成為這些中高階應用共同面臨的挑戰，而具高度晶片整合能力的先進封裝技術便受惠於目前的市場趨勢。
根據Yole Développement的報告指出，扇出封裝技術與3D晶片堆疊封裝技術2021年以前皆將分別以43%及49%的年複合成長率成長。今年SEMICON Taiwan國際半導體展期間所舉辦的一年一度系統級封測國際高峰論壇 (SiP Global Summit) 邀請半導體產業封裝領域多位重量級講師，從包括IC設計、晶圓代工、高頻寬記憶體、EDA工具、光學互連及製程工具等面向探討半導體先進封裝最新技術發展及市場趨勢。
半導體產業將進入Si 4.0時代，也就是虛擬摩爾定律經濟(Virtual Moore’s Law Economy, VME)將由3Dx3D半導體帶動異質整合設計系統架構(Heterogeneous Integration Design Architecture System, HIDAS)的發展，許多異質性的晶片將整合在同一個封裝中，包括邏輯電路(Logic)、射頻(RF)電路、MEMS(微機電)、感測器(Sensor)等，透過與AI、物聯網或5G等技術，可延長摩爾定律經濟，讓半導體產業持續前進。鈺創科技董事長暨創辦人盧超群表示，異質整合將成常態，以一個手持式360度相機為例，該產品體積僅掌心大小，但卻擁有可即時串流高畫質影像並且省電的功能特性。
聯發科副總經理高學武以7奈米(nm)的鰭式場效電晶體(Fin Field-effect transistor, FinFET)為例，指出先進製程的發展使IC設計周期與成本大幅提升。7奈米的設計週期是28奈米的兩倍，設計成本超過3億美元，5奈米更將突破5億美元。面對同一封裝內不同電路間要求訊號路徑更小(Small Loop)、更大頻寬(More Bandwidth)、更低耗電(Less Power Consumption)，晶片尺寸更薄與更小，SiP系統級封裝技術將有機會解決間距(Finer Pitch)、訊號與電源完整性(Signal/Power Integrity)、散熱(Thermal)、整合性(Integration)、及成本控制等挑戰。
台積電整合連結與封裝副總經理余振華提出，台積電的整合型扇出(Integrated Fan-Out, InFO)封裝技術可提供最具競爭力的尺寸、輻射防護、成本和效能表現，適用於低功耗、良好散熱、緊湊尺寸和高頻寬的行動通訊應用，如智慧型手機、可攜式裝置和物聯網等產品，未來10、7奈米技術節點也將導入InFO封裝技術。而針對高效能運算應用，如雲端AI、網路資料中心等，則以CoWoS(Chip on Wafer on Substrate)技術，將邏輯晶片和DRAM放在矽中介層(Interposer)，然後封裝在基板上。藉由搭配行動記憶體，使整合晶片可提供優化的系統效能，更小的產品尺寸，並且改善晶片之間的傳輸頻寬。未來也將整合上述兩個技術發展系統級整合晶片SoICs(System on Integrated Chips)。
AI與5G的發展將推動晶圓級整合技術，然而傳統的實作和分析技術遠遠超出了系統架構所要求的容量和性能限制。Cadence研發副總經理Saugat Sen表示，透過EDA產業提出的解決方案和趨勢，以克服當前對於容量(Capacity)、連接(Connectivity)、延遲(Latency)、電池壽命(Battery Life)、安全(Security)與可靠性(Reliability)等設計挑戰，並抓住新的運算趨勢所帶動的產業商機。
高頻寬記憶體(High Bandwidth Memory, HBM) 未來成長潛力十足，預計2017~2022年複合成長率(CAGR)高達112%。SK Hynix HBM業務部副總經理沈大用指出，記憶體在高效能運算應用的趨勢包括：異質架構與系統、即時資料運算、更大的資料群組、更高能量效率等，先進的HBM架構之下，DRAM電晶體效能預計將達到3Gbps，因此利用3D矽穿孔(TSV)封裝技術有助於縮小晶片尺寸，解決因高速存取與多層堆疊容量所產生的耗電與散熱問題。預計HBM2架構產品2019年就可以95%的良率正式量產。
5G技術與效能需求也是帶動未來半導體技術發展的火車頭之一，高頻毫米波就是其中一大重點。台積電技術研發處長王垂堂指出，天線尺寸與無線電頻率成反比，頻率越高天線尺寸越小，而天線尺寸小於5mm以下，就必須採用封裝天線(Antenna in Package, AiP)，而頻率約在16~18GHz以上，天線尺寸就小於5mm，可以說未來5G高頻天線設計主流就是AiP。
全球甫進入data-centric的世代，由機器所產生的數據，未來占整體儲存數據比率的9成，網路資料等比級數的成長，也造成近年資料中心應用的成長。Luxtera工程副總Peter De Dobbelaere說明，將光通訊元件與積體電路整合的矽光子(Silicon Photonics)模組，隨著資料中心資料量不斷成長，將更扮演舉足輕重角色，其市場規模在未來上看數十億美金。但耗電、傳輸速率、傳輸距離、互連密度及良率與成本仍有面臨挑戰。
Ranovus先進矽架構師Andy Knights則剖析大型資料中心光纖互連技術挑戰，資料中心交換機未來的發展趨勢為51.2Tb/s和102.4Tb/s，相關裝置須提高電氣和光學I/O速度以及更高階的光學調變格式和前瞻雷射光源。資料中心內部互連受到嚴格的能源和成本目標的限制，因此網路交換器系統的區隔和元件封裝是實現能量和成本目標的關鍵。
台灣應材(Applied Materials)全球封裝資深處長藍章益指出，先進晶圓級封裝在不同的應用技術發展趨勢，行動晶片將從封裝層疊(Stacked Package on Package, PoP)進化為不用打線可採用多應用處理器的Substrate by Substrate(SbS)類型封裝；網路晶片則會進化為採用RDL中介層(Interposer)，以改善效能並降低成本；記憶體堆疊則會由打線連結方式改為TSV，以降低功耗並縮小封裝尺寸。
在製程優化方面，以重分布製程(RDL)來說，目前能量產的線寬線距是10µm/10µm (Line/Space)，但用於扇出型晶圓級封裝(Fan Out Wafer Level Package, FOWLP)的下一代元件需要將重分布製程(RDL)間距降低至1x1μm甚至更低。Atotech研發經理Ralf Schmidt指出，隨著RDL銅線的直徑和間距的縮小，機械性能變得越來越重要，結合高純度銅沉積跟採用強固成分配方的基板，被認為是未來L/S小於5微米的多層RDL技術的關鍵參數。以物理氣相沉積(Physical Vapor Deposition, PVD)製程來說，在先進封裝中面臨的挑戰包括更長的脫氣時間、更小與更緊湊的顆粒規格、阻容延遲與金屬化的形狀如平坦度等。力鼎精密總經理賴炫宇表示，藉由協作開發模式，不僅可以節省建置成本，更能針對問題優化生產效能。
隨摩爾定律推進即將放緩，異質整合技術將帶領半導體產業邁入下一個成長高峰，今年 SEMICON Taiwan 國際半導體展從IC設計、記憶體、先進封裝、材料及先進測試等多元面向，規劃一系列主題展區及活動，帶你了解最全面的異質整合技術趨勢。除「異質整合創新技術館」有日月光等半導體領導大廠展出最新異質整合技術應用外，年度最重要半導體先進封裝技術論壇—「SiP 系統級封測國際高峰論壇」，以及首次在舉辦的「先進測試技術論壇」，包含高通 (Qualcomm) 資深技術副總 Michael Campbell、經濟部技術處新世代通訊技術推進辦公室張麗鳳技術長等全球、英特爾創新科技 (IITL) 謝承儒總經理等全球產、官、學、研代表，將聚焦5G及AI輔助先進測試技術發展趨勢，並進一步深度剖析如何克服未來半導體測試所面臨的挑戰。查看詳細議程及講師陣容
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