-SiP Global Summit 2018系統級封測國際高峰論壇會後花絮
AIOT、5G和網路的發展將持續便利人們的生活，也都需要小型化、高密度的系統級封裝和高效能運算封裝技術的協助，系統級封測國際高峰論壇 (SiP Global Summit 2018) 第二天演講陣容同樣精彩，邀請到包括台積電、日月光NVIDIA、Lam Research、EV Group、UCSB、Teradyne、Technoprobe、KLA-Tencor、工研院等10多位產業界資深與重量級講師。
日月光院士兼資深技術顧問 William Chen 為活動發表產業趨勢時指出，已經解散的國際半導體技術發展藍圖 (International Technology Roadmap for Semiconductors, ITRS) 過去為半導體技術發展提供重要參考依據，但進入後摩爾定律時代後，異質整合藍圖 (Heterogeneous Integration Roadmap, HIR) 將接棒，建立全球產業共通語言，加速半導體產業實現異質整合的優勢，發展更高效能、更低延遲、更小尺寸、更低功耗與更低成本的技術與產品。
工研院駱韋仲博士與NVIDIA產業應用業務發展Jerry Chen分別探討在半導體製程愈加複雜的趨勢下，如何以IoT及AI等技術應用優化流程，有效提升問題檢測的精確度，並簡化資料判讀的複雜度，例如：使用深度學習網路可進行諸如光蝕刻中的熱點預測。
日月光集團副總經理洪志斌表示新3C應被定義為「蒐集(Collect)」，包括生物感測、光達/雷達、動作/手勢、光/影像、聲音辨識等；「連結(Connect)」，包括毫米波、4G/5G、WiFi、低功耗藍牙、有線通訊/矽光子(Si Photonics)等；及「運算(Compute)」，包含AI與機器學習(Machine Learning)、網路/伺服器處理器、下世代記憶體、車用MCU與通用性MCU等。而受到這些新興應用的驅使，先進封裝技術的發展也以效能、尺寸、功耗、成本為導向。以SESUB(Semiconductor Embedded in substrate)為例，封裝尺寸約縮小80%、散熱改善9%、電與光學特性改善5%。
而Lam Research技術專家暨技術行銷資深經理Chee Ping Lee則就矽穿孔(Through Silicon Via, TSV)市場和技術進行分析，先進封裝技術對行動市場具高度重要性，可以持續降低產品尺寸、成本、強化功能整合與效能提升。使用2.5D/3D TSV技術發展與AI、VR、AR和汽車應用相關的新興市場。應用TSV技術的晶圓數量2021年將較2018年增加2.5倍，而高頻寬記憶體(High Bandwidth Memory, HBM)、矽中介層(Si Interposer)、CMOS影像感測器(CMOS Image Sensor, CIS)堆疊將驅動TSV技術的發展，以改善晶片封裝效能。
EV集團執行技術總監Paul Lindner也提到SiP的異質整合，低階應用以微機電元件(MEMS)與特殊應用積體電路(ASIC)為主，而中階的應用以影像感測器與邏輯電路為主，高階應用則以3D堆疊記憶體、矽中介層、3D SoC與矽光子(Si Photonics)等。晶圓接合(Wafer Bonding)為3D IC整合的關鍵步驟之一，此製程是將晶圓進行對準(Alignment)及接合(Bonding)，以實現層對層之導線連接(Layer to Layer Interconnections)，常見的方法包括熱接合(Thermal Bonding)以及熔融/混合接合(Fusion/Hybrid Bonding)等，不同方法各有其要點與使用時機、特性等。
近年來，在測試自動化中應用機器學習越來越普遍。加州大學聖塔芭芭拉分校(UCSB)電機與計算機工程系主任暨教授王立中發表AI助理測試和診斷，透過智慧工程助理(Intelligence Engineer Assistant, IEA)，協助工程師解讀製程報告資料、分析工作流程、發現問題或解決方案並生成簡報，透過產量優化作為範例來說明系統架構。並介紹於汽車生產線上應用的成果，討論作為產品工程師情報助手的AI系統開發，未來也將應用於更多人機互動與協作領域，協助發展智慧助手應用。
台積電DTP總監呂士濂以記憶體系統趨勢與挑戰為題，記憶體層次結構是橋接運算和記憶體之間差距的有效方法。CPU、GPU、TPU的記憶體架構各自不同，共同的趨勢是頻寬與運算能力持續成長，在頻寬成長部分有幾個重點，記憶體運作頻率提升、資料匯流排速度更快、晶片內建記憶體容量提升、運作電壓改變、更低的記憶體反應時間等，然而對於消費者或使用者來說，效能的提升必須同時有效改善使用者經驗。
Teradyne副總裁暨總經理徐建仁在ADAS系統製造挑戰中提到，近年汽車電子發展迅速，車輛搭載電子元件的數量與比重不斷提升，車用電子元件安全性要求較智慧型手機這類消費性產品高，所以平均每個元件測試所需時間超過200秒，是智慧手機元件的22倍，測試流程也更為複雜，因此整體系統測試所需時間也較智慧手機增加40%，需要廣泛的設備和ECU測試解決方案，以確保ADAS產品在運行中的安全。因此車用電子元件需要導入可測試性設計(Design for Test)，並規劃系統級測試(System-Level Test)以完善系統測試需求，並有效降低測試成本。而整合電路驗證對整體系統品質非常重要，ADAS的市場需求可延伸到生產和系統級測試。
Technoprobe研發與製程工程研發經理Emanuele Bertarelli發表測試和診斷細間距晶圓與前瞻封裝，堆疊式多晶片元件種類多樣，例如2.5D和3D堆疊IC、扇出式晶圓級封裝(FOWLP)等。晶片間互連是採用大陣列細間距微凸塊技術，為確保高複合堆疊產量並降低成本，通常需要在堆疊之前測試這些模具。Technoprobe與IMEC合作投入研究，使用TPEG MEMS型垂直探針卡評估40μm間距的JEDEC Wide-I/O2微凸塊陣列的直接探測能力。IMEC開發了一種用於微凸點探測的專用線上測試裝置。因此高整合晶片未來必須透過更精準/精細探測技術，以驗證晶圓設計與效能的表現。
KLA-Tencor資深行銷總監Stephen Hiebert提出高密度扇出SiP應用的缺陷檢測，半導體產業製程微縮已漸至極限，摩爾定率逐漸失效，半導體產業更加關注創新封裝解決方案的發展。扇出型晶片級封裝(Fan-Out WLP)是實現系統級PPAC(功率、性能、面積、成本)目標的主要技術平台之一。高度整合造成封裝尺寸越來越大，也因為整合的元件數量多，封裝尺寸提升到25mm左右，良率將降低到90%。同時，使用的導線重新分布層(Redistribution Layer, RDL)因應晶片設計複雜度，層數也有增加的趨勢，使用三層RDL的封裝，晶片良率更將下跌到78%左右。FO-WLP製造商需要採用較小RDL檢測解決方案，目前KLA-Tencor已推出高解析度2微米RDL缺陷檢測解決方案，未來將積極開發小於2微米的RDL技術。
日月光資深處長黃俊傑在SiP測試與挑戰的演說中表示，提高微電子系統性能和功能的需求將繼續推動超越摩爾定律的發展。將各種元件(如處理器、記憶體、感測器、致動器、被動元件、RF射頻元件和光學元件)以各種技術整合到單一封裝中成為產業趨勢，系統級封裝SiP含有較過去更加複雜的多種構裝技術，也帶來前所未有的測試挑戰。產業概況與過去也有所改變，包括：更多系統公司投入晶片開發如Apple、Google；SiP測試流程改變，AI機器學習可協助篩檢相關數據；測試方法改變；測試設備也改變，更多高階技術需要更多新設備進行測試，在最終測試階段，除了傳統的參數測試之外，系統級測試也變得更加重要。
隨摩爾定律推進即將放緩，異質整合技術將帶領半導體產業邁入下一個成長高峰，今年 SEMICON Taiwan 國際半導體展從IC設計、記憶體、先進封裝、材料及先進測試等多元面向，規劃一系列主題展區及活動，帶你了解最全面的異質整合技術趨勢。除「異質整合創新技術館」有日月光等半導體領導大廠展出最新異質整合技術應用外，年度最重要半導體先進封裝技術論壇—「SiP 系統級封測國際高峰論壇」，以及首次在台灣舉辦的「SMC 策略材料論壇」將分別在9月17日-9月20日陸續登場，探討異質整合的先進封裝型態如何驅動更強大的5G及AI多元應用，以及新興材料將在半導體製程愈來愈複雜的今天扮演什麼樣的重要角色。查看詳細議程及講師陣容
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