SiP Global Summit 系統級封測國際高峰論壇會後花絮報導
人工智慧(AI)與5G將成為推動半導體未來十年成長的重要動能，為了提供更高的運算效能，處理器核心數量以及其所搭配的快取記憶體容量、I/O數量都呈現指數型暴增。這些發展使得IC設計業者即便使用最先進製程，也很難把晶片尺寸變得更小。不僅如此，如果按照傳統設計方法，晶片面積還越來越大，在某些極端狀況下，甚至還出現一片12吋晶圓只能生產十多顆，甚至不到十顆晶片的情況。如果再把良率因素考慮進去，採用這種設計方法製造出來的晶片，單顆成本恐將突破新台幣100萬元，這顯然不是晶片設計業者跟客戶所能夠接受。
除前段製程微縮越來越困難外，5G對高頻寬、低延遲與大量連線的要求，使得通訊晶片必須要有更高的整合度，才能滿足5G提出的效能標準，再加上絕大多數物聯網裝置都有嚴格的成本、功耗與外觀尺寸限制，通訊晶片業者如果不想辦法利用先進封裝技術，把更多通訊元件、甚至天線整合在單一封裝內，形成完整的微型通訊模組，將難以滿足應用市場需求。另外，為滿足AI人工智慧晶片所需要的高速運算能力，將一顆SoC設計切割成Chiplet，再用先進封裝技術提供的高密度互聯將多顆Chiplet包在同一個封裝體內，將是未來的發展趨勢，而這個趨勢也會讓原本使用不同工具鏈跟設備的前後段半導體製程，變得越來越相似。
同質/異質整合攜手 共同因應AI與5G挑戰
AI跟5G正好代表著兩種看似截然不同，但其實異曲同工的半導體產業發展方向—同質整合(Homogeneous Integration)與異質整合(Heterogeneous Integration)。而且在許多情況下，這兩種整合其實是同時並存的。
針對同質整合，台積電研發副總經理余振華(圖1)表示，不管是依循摩爾定律(Moore’s Law)的道路進行製程微縮，抑或是採用先進封裝技術，把不同晶片整合在同一個封裝體內，客戶追求的目標永遠都一樣—用更低的成本來實現電路功能。因此，除了製程微縮之外，如果有其他技術選項可以達成這個目標，客戶當然會樂於採用。而同質整合跟異質整合之所以興起，就是因為這兩種先進封裝技術，能夠有效降低成本。
(圖1) 台積電研發副總經理余振華表示，為協助客戶降低晶片生產成本，同質/異質整合並用將是未來的發展方向。
同質整合通常應用在處理器或邏輯晶片上，這類晶片為了提供更高的效能，滿足AI運算需求，不僅核心數量越來越多，核心旁邊配置的快取記憶體容量也跟著變大，I/O的需求也跟著暴增。如果繼續採用傳統SoC的設計思維，不把這類大型晶片切割成多顆小晶片，再用先進封裝技術整合起來，其生產良率會受到極大影響。
另一方面，把SoC按照功能進行切割，也有助於實現IP重複利用，並且讓設計最佳化。一顆SoC裡面，其實有很多電路不適合用最先進的製程技術生產，例如記憶體、I/O跟其他與類比/混合訊號有關的功能電路。與其將所有功能都整合在一顆晶片上，把這些電路功能切割開來，用性價比更高的製程來生產，反而更具經濟效益。這個觀念就是所謂的異質整合。
同質整合搭配異質整合的案例很多，台積電也已經有許多客戶成功開發出這種採用混和架構的產品，例如賽靈思(Xilinx)的高階FPGA，一方面使用同質整合，把一顆大型晶片切割成多顆小晶片，再利用CoWoS整合；另一方面，該公司的FPGA旁，還有多顆HBM記憶體，同樣利用CoWoS進行整合，以獲得更大的記憶體頻寬。
不過，由於CoWoS的成本高昂，在很多情況下已超過客戶可接受的門檻，因此成本相對低廉，但效能較低的InFO，獲得更廣大的客戶群青睞。此外，InFO的結構還在持續進化，且目前台積電InFO的線寬/間距(L/S)已經可以做到2/2微米；在實驗室裡面，甚至已發展出1/1微米以下的技術，且層數還在持續往上疊加，因此InFO家族的性能正在逐漸逼近CoWoS，也開始有網通晶片廠開始使用InFO。
至於在CoWoS方面，由於矽中介層(Si-interposer)的成本偏高，因此台積電3DIC處長鄭心圃透露，該公司內部也在發展以有機材料取代矽中介層的CoWoS，盼藉此提供客戶更多選擇。
除了成本考量外，從技術角度來看，IC設計者未來在開發新晶片時，也必然要導入同質/異質整合。聯發科副處長邱寶成(圖2)就指出，雖然先進製程可以做出更小的電晶體，但功率密度並未跟著電晶體縮小而下降。
(圖2) 聯發科副處長邱寶成認為，藉由先進封裝實現同質/異質整合，可有效協助設計者降低晶片的功率密度。
以聯發科目前功率密度最高的晶片為例，其功率密度可達380W/平方公分。用電熨斗做為比較生活化的比較基準，大家都知道電熨斗很燙，但其實電熨斗的功率密度只有10W/平方公分，由此可見功率密度對晶片設計業者帶來的挑戰是多麼艱鉅。
把晶片設計適當分割開來，不只可帶來良率提高，成本下降的經濟效益，對於降低功率密度也有幫助。不過，由於AI、5G應用對晶片效能跟I/O數量的需求很大，IC設計者不希望在這方面有所妥協，因此聯發科非常樂見各種更先進的互連封裝技術出現，讓晶片設計業者可以有更多選擇空間。
實現Chiplet願景 打造生態系統最迫切
針對Chiplet概念，加州大學洛杉磯分校(UCLA)特聘教授Subramanian Iyer(圖3) 進一步闡釋，這是一種彌補摩爾定律的設計理念。
雖然半導體製程持續進步，讓晶片上的電路越來越細微，但我們可以很容易觀察到，為了解決更複雜的問題，晶片設計業者在晶片上整合了更多運算核心、更大的快取記憶體，結果就是晶片的尺寸不僅沒有縮小，反而還越來越大。此外，為了實現更高的運算吞吐量，先進晶片中I/O所占的面積跟消耗的功率，也比以往更多。
晶片尺寸變大，最直接的衝擊就是生產良率降低。如果能將晶片設計合理地切割成許多小Chiplet，再透過先進封裝把這些Chiplet整合在一個封裝體內，晶片的生產成本會比用單一SoC低廉，且未必會在封裝尺寸上犧牲太多。
當然，先進封裝會帶來許多新的技術挑戰，例如機構可靠度、時脈分布、電源分配、互連線路如何實作等，但根據目前的技術發展狀況，這些都是可以克服的。
(圖說3) 加州大學洛杉磯分校(UCLA)特聘教授Subramanian Iyer解釋，將大尺寸晶片切割Chiplet再整合進同一封裝體，可解決良率及成本問題。
其實，異質整合並不是全新的概念，是因為矽晶片開始被當作封裝材料運用，開啟了更多可能性，例如Chiplet，才開始引起產業界的大量關注。展望未來，如果生態系統配合到位，要把資料中心所需要的功能都整合在一片晶圓載板上，也不是不可能。
然而，建構生態系統就是Chiplet目前所面臨的最大挑戰。因為採用Chiplet設計，意味著生態系統內的所有廠商都必須通力合作，並適度調整自己的商業模式，才有可能克服因為採用Chiplet所帶來的技術挑戰。
研究機構Yole Developpement首席分析師Santosh Kumar(圖4)也指出，在5G跟AI的帶動下，市場對先進封裝技術的需求將出現明顯成長，從2018到2024年間的複合年增率(CAGR)將高達8.2%，遠優於其他傳統封裝的2.4%。Yole對先進封裝的定義包含了嵌入裸晶(Embedded Die, ED)、扇入式晶圓級封裝(Fan-in WLP)、覆晶(FC)封裝、扇出式(FO)封裝與矽穿孔(TSV)。
不過，先進封裝的市場規模雖然快速成長，供應鏈的關係也會變得比以往更複雜。截至2018年為止，OSAT業者還是先進封裝最主要的供應者，但IDM跟晶圓代工廠已經拿下近4成市場。展望未來，許多EMS/ODM公司將會進入傳統封裝領域，例如Jabil、鴻海等；基板/PCB跟晶圓代工業者則會分食部分先進封裝的市場大餅。因此，OSAT廠商必須學會更靈活地因應新的產業環境。
(圖說4)Yole Developpement首席分析師Santosh Kumar指出，在5G跟AI的帶動下，市場對先進封裝技術的需求將出現明顯成長。
OSAT展現先進封裝實力
面臨全新的市場挑戰，封裝業者也已經做好因應準備。對封裝廠來說，因應未來的競合局面，關鍵武器有二，一是提供多樣化的技術選擇，二則是更有競爭力的成本結構。
日月光資深副總陳光雄(圖5)表示，5G跟AI將是未來帶動半導體產業成長的重要引擎，而且會進一步拓展半導體應用的觸角。對OSAT廠而言，這意味著新的客戶族群，以及新的封裝技術需求。
近幾年日月光在封裝技術多樣化上面下了許多功夫，除了一般常聽到的2.5D、3D封裝之外，還有許多針對垂直應用設計的封裝方案，例如針對5G毫米波的整合天線封裝(AiP)、針對電源管理設計的電源SiP，還有專為整合生物感測器、指紋感測器的感測器模組封裝，以及汽車電子元件專用的封裝等。
(圖說5) 日月光資深副總陳光雄直言，AI及5G的發展，將對專業封測業者帶來新的商業模式。
力成副總經理方立志(圖6)則指出，除了多角化的技術布局外，對封裝廠而言，如何降低成本，增加客戶的設計彈性也很重要。在降低成本方面，先進封裝最大的成本風險因子其實是把故障的晶片跟正常的晶片封裝在一起，結果得到無法正常工作的模組。這點在晶圓對晶圓(Wafer to Wafer, W2W)封裝上尤其明顯，因為沒辦法事先鎖定KGD、剔除故障晶片。
因此，如果產品中會使用到非常昂貴的晶片，Chip Last的封裝流程才是比較合理的選擇，因為封裝之前可以對晶片進行詳細檢測，鎖定KGD。
除了用流程來降低成本外，面板級封裝(Panel Level Packaging, PLP)也是OSAT廠降低成本的利器。相較於晶圓級封裝，面板級封裝可以有更高的量產效率，從而降低封裝的成本。
L/S迅速微縮 封裝難度/可靠度挑戰大增
其實，把時間往回推一年，在2018年的系統級封測高峰論壇上，除了CoWoS之外，業界能提供的扇出(FO)封裝技術，L/S大多還只能做到10/10微米，但一年之後，2/2微米已經成為新的標準，而且RDL的層數已經迅速推進到4P5M(四層有機聚合物，五層金屬層)。由此可見晶片客戶跟半導體製造業者對先進封裝技術的強烈需求。
(圖說6) 力成副總經理方立志指出，先進封裝最大的成本風險因子其實是把故障的晶片跟正常的晶片封裝在一起，結果得到無法正常工作的模組。
然而，更細的互連線路、更多層數的立體堆疊，不僅需要新的材料跟製程設備，也使得封裝的生產良率、可靠度面臨更嚴苛的挑戰。有鑑於此，材料、設備商紛紛推出新一代材料或製程設備機台，如Atotech、Brewer Science、EV Group、K&S、Lam Research、SPTS、Smoltek、SÜSS MicroTec、千住金屬(SMIC)等。這些廠商提供的解決方案，讓台積電、日月光、力成跟艾克爾(Amkor)等前後段業者得以將先進封裝推向量產。
而在確保生產良率跟封裝可靠度方面，檢測(Inspection)與計量(Metrology)廠商如Camtek、Cyberoptics等，也針對各種先進封裝推出新的解決方案。事實上，由於先進封裝興起的緣故，檢測與計量在封裝領域所扮演的角色，將比過去更為關鍵。
由於先進封裝涉及多晶片整合，如果半導體製造商沒有在封裝前先對個別晶片進行完整檢測，鎖定Known Good Die(KGD)，再進行Die to Wafer(D2W)或Chip to Wafer(C2W)整合，將會把Bad Die跟其他Good Die封在一起，最後得到無法正常運作的元件，並蒙受巨大的經濟跟良率損失。由此可知，檢測與計量在後段製程的重要性將越來越高，而這也會使封裝廠的產線設計跟運作流程變得越來越像前段廠。
從SoC走向Chiplet EDA工具支援至關重要
除了材料跟設備機台外，由於先進封裝變得越來越複雜，因此封裝設計者很難再用現有的設計工具來完成先進封裝設計。明導(Mentor)亞太區技術總監李立基(圖7)就指出，在一個封裝只有幾百個I/O的時代，封裝設計者還有可能用試算表(Spreadsheet)來規畫I/O，但在動輒數千甚至上萬個I/O互連的先進封裝設計中，這種方法不僅太耗時，而且出錯的機率很高。
(圖7) 明導國際亞太區技術總監李立基認為，未來後段封裝設計的EDA工具，將越來越接近前段IC設計用的EDA工具。
基於資料庫的互連設計，還有設計規則檢查(DRC)，都將成為先進封裝設計的標準工具。此外，以往封裝業界習慣使用的Gerber檔格式，在先進封裝時代也必須改成GDSII檔格式。整體來說，封裝業界所使用的工具，都會變得越來越像前段Fab跟IC設計者所使用的工具。
另一方面，在晶片設計端，為了把SoC拆解成Chiplet，EDA工具也必須跟著大翻新。而且不僅是RDL Netlist、線路布局(Place & Route)的工具需要更新，設計人員還需要更多設計模擬工具來解決多晶片所衍生的電源一致性(PI)、訊號一致性(SI)、電磁相容 (EMC)、散熱(Thermal) 等問題。新思 (Synopsys)、益華 (Cadence) 與明導國際(Mentor, a Siemens Company) 對此都有相對應的解決方案。
一連三天的SiP系統級封裝國際高峰論壇，共吸引超過600位半導體\封裝測試領域的專業從業人員參與，與來自台積電、日月光、矽品、美光、力成、Amkor、ASMPT、Atotech、Brewer Science、Cadence、Camtek、EV Group、imec、K&S、Lam Research、Mentor, a Siemens Company、SMIC、Smoltek、SPTS、SÜSS MicroTec、Synopsys、UCLA等封測大廠、主要設備/材料供應商及學術研究機構代表一同探討半導體先進封裝技術的下一步發展發向。SEMI也將繼續偕同封裝測試委員會，透過論壇及活動，共同推動跨界合作與交流，讓台灣的技術能量能持續在國際上扮演舉足輕重的角色。