SEMICON Taiwan 2019半導體先進製程科技論壇會後花絮報導
半導體製程不斷向個位數奈米節點推進，製程的複雜度及不確定性也呈指數增加，各家業者不僅在材料、製程設備、晶片架構上不斷面臨新的挑戰。為了順利推動製程技術向前推進，從導入雲端運算、採用新的材料，至搭配的機台與精準控制製程參數，產業鏈中的各個成員無不與時俱進地推出新解決方案，以匯集成驅動產業向前邁進的動能。
(圖說1) 由左至右分別為：左1、科林研發(Lam Research)副總經理劉興凱、東京威力科創(TEL)副總經理稲垣直樹、新思科技(Synopsys)資深經理Hans-Jürgen Stock、台積電副總黃漢森、明導國際技術研發部領導工程師Ruben Ghulghazaryan、台積電處長林進祥、科林研發(Lam Research)副總經理潘陽、微軟全球團隊合作夥伴硬體工程師Derek Chiou、ASML亞太區策略行銷資深總監Boudewijn Sluijk、Entegris技術長James O'Neill、住程科技總經理周雷琪
記憶體/邏輯整合為3D IC重頭戲
科技產業對運算效能的追求仍未見到盡頭，這也意味著晶片製造商必須提出新的解決方案，來提高晶片的運算效能。
台積電副總裁黃漢森(圖2)指出，3D IC是提高晶片運算效能的方案之一，特別是邏輯與記憶體的進一步整合，將可帶來效能提升、功耗降低等優勢。黃漢森預期，SoC與記憶體整合會越來越普遍，因為AI的發展，深度學習的運算需要使用大量記憶體，以便進行訓練與推論。台積電的CoWoS (Chip on Wafer on Substrate)將邏輯晶片和DRAM放在矽中介層(Interposer)上，再封裝於基板上，以降低延遲跟處理器存取記憶體的功耗。
(圖2)台積電副總黃漢森指出，3D IC是提高晶片運算效能的方案之一，透過邏輯與記憶體的進一步整合，將可帶來效能提升、功耗降低等優勢。
展望未來，與處理器晶片整合在同一個封裝中的記憶體，需有幾個特點：隨機存取(Random Access)、非揮發性(Non-Volatile)、寫入前不抹寫(No Erase Before Write)、可與處理器整合(On-chip Integration)。能滿足這些條件的記憶體有STT-MRAM、PCM、RRAM、CBRAM與FERAM等新世代記憶體，其後續發展值得關注。
因應3D趨勢 材料/設備必須同步升級
而面對晶片走向3D結構的發展趨勢，英特格(Entegris)從材料創新的角度，分享提高產量和可靠性的整體解決方案。該公司技術長James O'Neill (圖3)提到，半導體產業不僅在封裝層面走向3D結構，連晶片內部也開始朝3D發展。從NAND、DRAM到邏輯電路，現在半導體業界最先進製程所使用的設計架構，基本上都是立體結構，這使得深寬比(Aspect Ratio)成為非常重要製程能力指標。
(圖說3) Entegris技術長James O'Neill從材料創新的角度分享，半導體產業不僅在封裝層面走向3D結構，晶片內部也開始走向立體，「深寬比」因此成為重要製程能力的指標。
然而，越來越極端的深寬比，也使得半導體的生產複雜度跟製程步驟增加，半導體材料的用量也隨之上升。這意味著半導體材料必須更易於使用，加工所需時間必須更短，才能滿足半導體製造商的需求。在此同時，半導體業者對材料的純淨度要求，也隨著線寬越來越窄而逐漸提升。半導體材料中的任何雜質，都可能成為晶圓生產良率的殺手。
科林研發(Lam Research)副總裁潘陽(圖4)也認同，先進製程走向3D結構，將是不可擋的趨勢，FinFET的下一步發展，將是環繞式閘極(Gate All Around, GAA)架構。GAA可提供更好的電性控制與更低的斷電流，但在生產過程中，也需要使用更精密的原子層蝕刻(ALE)跟原子層沉積(ALD)技術，以及相對應的材料。
(圖說4) 科林研發(Lam Research)副總裁潘陽認為FinFET的下一步發展，將是可提供更好的電性控制與更低的斷電流的環繞式閘極(GAA)架構。
值得注意的是，除了電晶體結構走向垂直發展外，IC封裝本身也開始朝3D堆疊的方向前進，這使得接合(Bonding)跟晶片內的電源網路面臨許多挑戰。而這些挑戰最終還是要回歸到材料跟設備層面，才能予以解決。
EV Group表示，由於電晶體結構跟IC封裝都朝向垂直發展，為晶片供電的電源網路(PDN)布線勢必要移到背面，也就是Backside PDN。
以往晶片的金屬層(又稱BEOL)都是生長在晶片正面，晶片運作所需的電力跟晶片內部的訊號互聯，都是靠BEOL來連線。但隨著晶片設計變得更複雜，把訊號跟電力都放在BEOL上，將使得本來就很難微縮的BEOL更難追上電晶體微縮的速度，白白浪費寶貴的晶片面積。在此情況下，把訊號跟電源分開，把電源網路移到晶片背面，將成大勢所趨。
這又會帶出另一個問題--如何實現金屬接合，這也是3DIC封裝目前正面臨的挑戰。EV Group認為，要解決這個問題，必然要導入混合接合(Hybrid Bonding)技術，也就是在既有的接合技術外，再採用直接接合(Direct Bonding)技術，才有機會達成目標。
微影技術走向EUV 相關配套逐漸到位
至於在微影製程方面，EUV技術與相關配套已經逐步到位。ASML亞太區策略行銷資深總監Boudewijn Sluijk(圖6)說，自2006年首次提供極紫外線(Extreme Ultraviolet, EUV)微影工具以來，ASML一直致力於通過增加能源功率，改善系統正常運行時間和可靠性以及加強成像和疊加性能。EUV是使用通稱極紫外線之極短波(13.5nm)光線的微影技術，能夠加工至既有ArF準分子雷射光微影技術不易達到之20nm以下精密尺寸。
(圖說6) ASML亞太區策略行銷資深總監Boudewijn Sluijk分享EUV能加工至既有ArF準分子雷射光微影技術不易達到之20nm以下精密尺寸。
伴隨著EUV的導入，相關的缺陷模擬工具也已經到位，讓半導體製造商得以準確預測EUV世代可能出現的新缺陷。新思科技(Synopsys) LTG Look-ahead資深經理Hans-Jürgen Stock(圖7)表示，EUV雖然能有效提高曝光解析度，但因為其光子能量高達93 eV，比約5eV的光阻材料分子結合能高得多，因此光阻材料在EUV的照射下，會產生化學變化，並釋放出酸性物質，造成隨機缺陷產生。所幸，目前學研界已經發展出有效的預測模型，讓半導體業者得以藉由模擬來預測這類瑕疵的出現機率跟分布。
(圖說7)新思科技(Synopsys)資深經理Hans-Jürgen Stock表示，EUV易造成隨機缺陷產生，所幸相關的缺陷模擬工具已經到位，讓半導體製造商得以準確預測EUV世代可能出現的新缺陷。
但也因為EUV會引發隨機缺陷，加上需要很大的曝光劑量，因此其生產效率一直是個問題。東京威力科創(Tokyo Electron)副總經理稲垣直樹(圖8)認為，EUV或將為光學微影技術的終點。選擇性沉積或自動對準技術，短期內將扮演輔助EUV克服其缺點的角色，但若將時間拉長一些，這類技術將成為光學微影跟積層製造(Additive Manufacturing)之間的橋接者，如SAB，SAGC和FSAV。
(圖說8) 東京威力科創(TEL)副總經理稲垣直樹認為，選擇性沉積或自動對準技術，短期內將扮演輔助EUV克服其缺點的角色。
數據分析/機器學習角色更形關鍵
隨著半導體製程線寬變得越來越小，數據模型的建構跟資料分析，對生產良率的幫助也變得更為明顯。科磊(KLA)資深應用工程師洪東徹(圖9)指出，在製程越來越複雜的情況下，如果要確保生產良率，製程參數的匹配跟監控將變得越來越重要。
以3D NAND為例，其蝕刻製程的參數控制，特別是溫度，就會對良率有很大的影響。因此，KLA在自家的新機台中，在製程控制工具的發展上做了許多努力，可以對晶圓溫度等重要參數進行更精密的製程控制，達到更好的參數匹配。這些數據分析工具對於快速提高產量至關重要。
(圖說9) 科磊(KLA)資深應用工程師洪東徹指出，在製程越來越複雜的情況下，如果要確保生產良率，製程參數的匹配跟監控將變得越來越重要。
機器學習和前饋神經網路則為高級沉積製程所需的高精度模型建模打開了一條新的路徑。明導(Mentor)技術研發部領導工程師Ruben Ghulghazaryan(圖10)說明，神經網路由人工的神經元數據處理元素層組成，其中包含一個輸入層，幾個隱藏的處理層和一個輸出層，各層之間具有加權連接。訓練神經網路意味著找到權重值，以連接最適合訓練和驗證數據的網路層。
(圖說10) 機器學習和前饋神經網路為高級沉積製程所需的高精度模型建模另闢新徑。明導國際技術研發部領導工程師Ruben Ghulghazaryan說明，訓練神經網路意味找到權重值，連接最適合訓練和驗證數據的網路層。
明導提出了一種基於神經網路的全晶片沉積模型，用於預測CMP建模後的沉積輪廓，可適用於HDP-CVD、SOD、FCVD和eHARP製程。
半導體製造為雲端帶來新商機 大廠投入硬體自製行列
半導體研發跟生產線運作，背後都需要強大的運算能力支撐，但每家半導體廠的IT資源跟預算都是有限的，自家建置的機房越來越難以滿足沉重的運算需求。因此，半導體廠逐漸將資料上傳雲端，以加速產品的設計和上市時間。
這個趨勢為雲端服務供應商帶來新的機會與挑戰。微軟全球團隊合作夥伴硬體工程師Derek Chiou (圖11)指出，FPGA能夠提升軟體定義網路(SDN)效能，同步協助深度神經網路(DNN)降低延遲並提高傳輸速率。
(圖說11) 微軟全球團隊合作夥伴硬體工程師Derek Chiou指出，FPGA能提升SDN效能，同步協助DNN降低延遲並提高傳輸速率。
除了提出新的網路架構外，微軟同時也投入開發自家的客製化晶片硬體，以提高自家雲端機房的運算效能，如Project Zipline以及和博通(Broadcom)合作開發的Corsica晶片。Corsica與Project Zipline本質上是一樣的，但Project Zipline是以FPGA作為硬體平台，Corsica則是以ASIC作為硬體平台。
大數據/AI帶動記憶體內運算架構興起
除了把電晶體做得更小，改善晶片的功耗跟運算效能外，由於許多大數據分析
跟機器學習應用的效能瓶頸與功耗來源，都跟記憶體與處理器之間的資料搬移有關，因此，直接在記憶體內進行運算，或是盡可能讓記憶體跟邏輯電路之間的距離縮短，已成為目前資訊科學界的熱門話題。而這就會牽涉到嵌入式非揮發性記憶體(eNVM)。
聯電技術總監David Uriu(指出，由於NVM的工作原理，使得這類記憶體所使用的製程，很難像邏輯電路般一直微縮下去。因此，eNVM製程以往都被視為成熟製程。但因為機器學習跟大數據的竄起，加上記憶體內運算(In-memory Computing)的概念被提出，使得這些看似成熟的製程，有機會在性能/功耗上跟採用最先進製程的處理器媲美。
針對低成本市場，聯電提供的eNVM製程為eFlash跟SONOS，使用55/40奈米製程；針對中高階市場，則可提供基於28/22奈米的eFlash跟ReRAM製程。
量子運算將成顛覆性創新
就跟記憶體內運算一樣，鋒頭正健的量子運算也是近年來才開始廣泛受到討論的運算架構創新，其發展路徑跟追求線寬微縮的傳統先進製程典範不同，但同樣值得半導體業界關注。
Imec指出，量子運算有望實現電子運算技術的第二次革命，但目前還僅止於小規模實驗階段，大規模量子運算和量子霸權(Quantum Supremacy)出現的時間點仍難以捉摸。
即便如此，imec已經投入許多資源在發展量子運算技術。imec同時投入矽基量子運算與超導量子運算兩種量子運算的發展，矽基量子運算有龐大且成熟的半導體產業鏈支持，理論上可以把量子位元(Qubit)微縮到跟電晶體一樣的尺寸，超導量子運算則沒有那麼大的微縮潛力，或只能縮小到數百微米，但由於一樣可以在矽晶圓產線生產，因此也有不小的發展潛力。
唯有各產業鏈環節共同研發創新，才能確保半導體先進製程持續演進。SEMI將繼續偕同IC委員會，藉由定期會議及技術論壇，匯聚相關領域專家，共同推動合作與交流，讓台灣的技術能量能持續在國際上扮演舉足輕重的角色。更多IC委員會相關的活動，請至SEMI官網查看。